Key "170808"

"LHC" Key for CRUZET 4 run.  Idea is to use nominal LHC defaults (except for DT input to core)

 coincidence {BXA==2, DT off,  Eta-wins as default}

DAT_ETA defaults taken from here (don't match SP f/w true defaults!!..)

http://cmssw.cvs.cern.ch/cgi-bin/cmssw.cgi/CMSSW/L1TriggerConfig/CSCTFConfigProducers/python/CSCTFConfigProducer_cfi.py?revision=1.2&view=markup

LUT Path: /bin/CMSSW_2_0_0

>LUT path stem will be:

bin/cmssw_2_0_0

> firmware versions

SP SP 08/08/08

SP FA 01/08/08

SP DD 01/08/08

SP VM 01/08/08

CCB MAIN 05/03/07

MS MAIN 26/06/07

> STATIC CONFIG

CSR_REQ SP MA 0x8000 //trig core only. No ME singles. No DT singles

ACT_HR VM MA 0x0001 //soft reset

CSR_SCC SP MA 0x0232 //Pre trig=2 :: Q1,2 stubs allowed to core :: BXA=2::

CSR_DFC DD MA 0x07ff // 7 TBINs, Zero suppr, All FFPGAs active, DT active, SP active, DDU readout mode.

CSR_MWC SP MA 0x0002 //MS winners clock phase ==2, enable output to MS.

CSR_BSY VM MA 0x4100 //VM and DDU chip into BSY FMM mask

CSR_RDY VM MA 0x4100 //VM and DDU chip into RDY FMM mask

CSR_OSY VM MA 0x4100 //VM and DDU chip into OSY FMM mask

CSR_WOF VM MA 0x4100 //VM and DDU chip into WOF FMM mask

>TIMING CONFIG:: use timing as Mar, Apr 08 local runs

CSR_REQ VM MA 0x0000 //No extra delay for L1-req

CSR_AFD FA MA 0x0557 //ME AFD == 0x57, ME1 offset=0x5

CSR_AFD SP MA 0x0504 //ME1 offset==0x5, delay incoming MB by 0x4

CSR_PFD SP MA 0x0043 //PFD ==0x43

CSR_PFD FA MA 0x0043 //PFD ==0x43

CSR_BCD DD MA 0x0002

> ETA CONFIG, set some pointing in core logic using del-eta==0xff for all extraps(open)

CNT_ETA SP MA 0x0000 //reset ETA counter

DAT_ETA SP MA 0x0016 // ETA MIN; ME1-->ME2

DAT_ETA SP MA 0x0016 // ETA MIN; ME1-->ME3

DAT_ETA SP MA 0x000e // ETA MIN; ME2-->ME3

DAT_ETA SP MA 0x000e // ETA MIN; ME2-->ME4

DAT_ETA SP MA 0x000e // ETA MIN; ME3-->ME4

DAT_ETA SP MA 0x000a // ETA MIN; ME1-->ME2-ov

DAT_ETA SP MA 0x000a // ETA MIN; ME2-->MB1

DAT_ETA SP MA 0x000a // ETA MIN; ME2-->MB2 **depracated

DAT_ETA SP MA 0x007f // ETA MAX; ME1-->ME2

DAT_ETA SP MA 0x007f // ETA MAX; ME1-->ME3

DAT_ETA SP MA 0x007f // ETA MAX; ME2-->ME3

DAT_ETA SP MA 0x007f // ETA MAX; ME2-->ME4

DAT_ETA SP MA 0x007f // ETA MAX; ME3-->ME4

DAT_ETA SP MA 0x0018 // ETA MAX; ME1-->ME2-ov

DAT_ETA SP MA 0x0018 // ETA MAX; ME2-->MB1

DAT_ETA SP MA 0x0018 // ETA MAX; ME2-->MB2 **depracated

DAT_ETA SP MA 0x0004 // ETA WIN; ME1-->ME2

DAT_ETA SP MA 0x0004 // ETA WIN; ME1-->ME3

DAT_ETA SP MA 0x0004 // ETA WIN; ME2-->ME3

DAT_ETA SP MA 0x0004 // ETA WIN; ME2-->ME4

DAT_ETA SP MA 0x0004 // ETA WIN; ME3-->ME4

DAT_ETA SP MA 0x0004 // ETA WIN; ME1-->ME2-overlap **depracated

DAT_ETA SP MA 0x0002   // min d-phi for track cancellation logic

DAT_ETA SP MA 0x0004   // min del-eta for halos

DAT_ETA SP MA 0x0010   // max del-eta for halos

DAT_ETA SP MA 0x0080  // max del phi for halos